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用D触发器实现9分频电路,设计步骤详解(大华FPGA岗解析)

发布网友 发布时间:2024-10-19 06:57

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热心网友 时间:2024-11-07 22:16

设计一个9分频电路,使用D触发器实现,同步高复位。首先画出电路图,采用D触发器构成序列发生器,输出000001111循环脉冲,实现非50%的9分频。利用下降沿的D触发器打一拍,与之前的信号相或后输出得到50%占空比的9分频时钟信号。关键在于生成000001111序列,使用5个触发器列出反馈函数,通过卡诺图化简得到D=Q4’Q3’=(Q4+Q3)’,实现50%的占空比。设计中用Verilog代码描述电路,增加触发器和或逻辑门作为输出。最终通过ModelSim仿真验证,得到正确的9分频时钟信号。

对于同步FIFO的深度计算,已知写入侧每100个时钟最多写入60个数据,读出侧每4个时钟读出3个数据。为避免FIFO被写满或读空,考虑连续120个时钟周期内写入120个数据,读出90个数据,最小深度为120-90=30,确保数据不溢出。

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