Error (10170): Verilog HDL syntax error at .v(1) near text "2016120...
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发布时间:2024-05-02 04:14
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热心网友
时间:2024-06-23 22:37
问题出在:module 201612061(clk,reset,clkout)
原因:模块命名不能数字开头。
命名规则:
1、 模块名只能是字母(A-Z,a-z)和数字(0-9)或者下划线(_)组成。
2、 模块名必须是字母或者下划线开头,不能数字开头。
3、 不能使用verilog关键字来命名,以免冲突。
4、 模块名区分大小写。
可以改为:module clk_div_1206 (clk,reset,clkout)